system-verilog

Вопрос или проблема Когда вы присваиваете узкий битовый вектор более широкому в SystemVerilog вот так: logic [3:0] narrow; logic [7:0] wide; assign wide = narrow; он будет расширен нулями narrow. Есть ли хороший способ сделать единичное расширение вместо этого?

Вопрос или проблема Я хочу отключить рандомизацию только в расширенном классе, но оставить рандомизацию в базовом классе нетронутой. В приведённом ниже фрагменте кода, когда я отключаю рандомизацию для расширенного класса, установив extended_obj.

Вопрос или проблема Если у меня есть N-битный coverpoint, и я хочу сгенерировать N ячеек, каждая из которых соответствует 1 биту моего coverpoint, так чтобы каждая ячейка охватывала переход 0->1 для каждого бита сигнала, как мне поступить?