verilog

Вопрос или проблема Когда вы присваиваете узкий битовый вектор более широкому в SystemVerilog вот так: logic [3:0] narrow; logic [7:0] wide; assign wide = narrow; он будет расширен нулями narrow. Есть ли хороший способ сделать единичное расширение вместо этого?

Вопрос или проблема У меня есть три варианта кода. Я не хочу обсуждать логику, а именно синтаксис. module top_module( input clk, input areset, // асинхронный активный высокий сброс на ноль input load, input ena, input [3:0] data, output reg [3:0] q);